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우리는 종종 휴대폰 회의 현장에서 "XX 프로세서는 가장 진보 된 10nm 공정으로 제조됩니다"라는 말을 듣습니다. 그렇다면이 10nm는 무엇을 의미할까요? 

 

×× nm 제조 공정의 개념은 무엇입니까?

자외선 노출의 일곱 번째 단계는 가장 중요한 포토 리소그래피 기술이고, 포토 리소그래피 공정은 집적 회로 제조 공정에서 공정의 고급 수준을 직접 반영하는 기술입니다. 리소그래피 시스템에 의해 구별되고 처리 될 수있는 가장 작은 라인 크기로, CPU에서 트랜지스터의 가장 작은 피처 크기를 결정합니다.


ASML NXE-3350B 리소그래피 시스템 크기, 상단 리소그래피 기계는 정밀도가 높고 시스템 구조가 매우 복잡합니다.

ITRS "International Semiconductor Technology Blueprint"의 관련 규정에 따르면, 우리가 일반적으로 이야기하는 16nm, 14nm 및 10nm는 반도체 공정 기술을 설명하는 데 사용되는 노드 대수이며 다른 반도체 구성 요소에 있어야합니다. 예를 들어, DRAM에서는 DRAM 셀에있는 두 금속 와이어 사이의 최소 허용 피치의 하프 피치 길이를 설명 할 수 있습니다. CPU에서 사용하는 경우 CPU를 설명 할 수 있습니다. 트랜지스터에서 가장 작은 게이트 라인 폭.

일반적으로 ×× nm 공정은 공정 생성에 따른 공정 규모의 정확도를 나타내지 만, 반도체 소자에서 특정 구조의 피처 크기가 아니라 최소 공정 정확도를 의미합니다.

여기서는 주로 CPU 제조 공정에 대해 논의합니다. 제조 공정은 CPU 성능, 전력 소비 및 발열에 중요한 역할을하고 제조 공정의 변화가 CPU 성능에 매우 큰 영향을 미치기 때문입니다. 앞서 언급했듯이 14nm는 일반적으로 트랜지스터의 게이트 선 너비를 설명하는 데 사용됩니다.


게이트 길이는 게이트 선 너비입니다.

프로세스 노드를 특성화하기 위해 다른 선 너비 대신 게이트 선 너비를 사용하는 이유는 무엇입니까?

이는 주로 트랜지스터의 구조와 관련이 있습니다. 일반적으로 CPU의 내부 로직 게이트 회로는 MosFET를 사용하며 게이트, 소스, 드레인의 3 개의 전극이 있습니다. 게이트와 소스 전극 간의 전압 차이를 제어 할 수 있습니다. 소스에서 드레인으로 흐르는 전류이므로 게이트가 제어 역할을합니다.


현재 일반적인 FinFET 구조 MosFET (산화물, 산화물 층, 본체, 기판)

동시에 트랜지스터의 전자 이동 도와 같은 특성은 도핑 된 이온과 생산 공정에 완전히 의존하며 기본적으로 이동할 수 없지만 트랜지스터 게이트의 종횡비는 여전히 소란 스러울 수 있습니다. , 게이트 폭이 작을수록 전자가 결정 기판을 통해 음극에서 양극으로 흘러 누설을 일으키고 누설 문제로 인해 정적 전력 소비가 증가합니다.

따라서 게이트 선폭의 기능은 매우 중요하며, 게이트 선폭은 일반적으로 VLSI의 설계를 고려할 때 가장 중요한 매개 변수이므로 반도체 공정의 노드로 사용됩니다. 전통적인 감각.

따라서 프로세스가 작을수록 좋습니다.

이것이 사실입니다. 선 너비가 작을수록 단일 트랜지스터의 크기가 작아지고 CPU 다이가 생산되는 면적이 작아집니다. 같은 웨이퍼가 더 많은 CPU 다이를 생산할 수 있으므로 보이지 않습니다. . 제조업체의 수익을 증가시킵니다 (더 많은 조각이 형성 될수록). 반대로 동일한 다이 영역에 더 많은 트랜지스터를 통합 할 수도 있으며 CPU 성능도 향상됩니다 (물론 절대적인 것은 아닙니다).

둘째, 게이트 선폭이 좁아 질수록 동작 전압이 낮아지고 CPU의 전력 소모도 줄어든다. 또한 첨단 기술에서는 트랜지스터 차단 주파수 성능이 향상되고, CPU는 자연스럽게 작동합니다. 따라서 특정 SoC와 CPU가 더 발전된 10nm를 채택하고 전력 소비가 ×× % 감소하고 주파수가 ×× % 증가했으며 성능이 ×× % 증가했다고 말하는 것을 종종 볼 수 있습니다.

TSMC의 10nm는 오랫동안 대량 생산되었지만 인텔은 아직 출시하지 않았습니다. 인텔의 무적 기술은 죽었습니까?

지난 몇 년 동안 인텔은 22nm에서 14nm 시대에 접어 들었습니다. 모든 사람들은 인텔이 다른 회사보다 적어도 3-5 년 앞서 있다고 말합니다. 그러나 좋은시기는 그리 길지 않습니다. 모두가 인텔 14nm가 다듬어 진 것을 알게됩니다. 또 다시.에서 스카이 레이크 (14nm), Kaby 호수 (14nm +), 커피 호수 (14nm는 ++) 삼대 이후 아직 사용하고 있습니다. 14nm +++있을 것이라고 말했다있다. 원래는 10nm 기술 많은 문제가 발생하고 말했다 생산하기 어렵습니다.


인텔이 이전에 발표 한 공정 회로도 인 10nm는 2017 년에 사용 되었어야했으며 지금까지 영향을받지 않았습니다.

반면 라이벌 인 TSMC와 삼성은 파운드리로가는 길을 가고 있었고 16 / 14nm 노드는 인텔의 발전을 따라 잡았습니다. 놀랍게도 TSMC와 삼성의 10nm 공정의 양산은 인텔의 관련 제품보다 훨씬 빠릅니다. Qualcomm Snapdragon 835 등)은 1 년 동안 시장에 출시되었으며 TSMC는 올해 7nm 칩을 양산하기도했습니다.

일반 대중은 10nm가 14nm보다 확실히 더 발전하고 12nm가 14nm보다 낫다고 생각합니다. 인텔이 부정적인 여론에 압도 당할 때 인텔은 나노 프로세스 기술 번호 뒤에 숨겨진 "미스터리"를 깨뜨 렸습니다. TSMC와 삼성의 수는 다릅니다. "미화"의 정도는 이름 지정, 즉 "디지털"억제에 영리합니다. 인텔이 "디지털"에서졌지만 인텔은 실제로 모든 수준에서 핵심 기술 매개 변수 측면에서 더 우수합니다. 방법. 이것은 이전 14nm에서 발생했으며 ×× nm 공정이 원래 범주에서 벗어나기 시작했고 모두가 "가짜"를 시작했습니다.


14nm 시대에 인텔은 이미 비밀을 숨겼습니다.


Techinsights도 비교했습니다. Intel 14nm는 실제로 삼성의 14nm LPE보다 낫습니다.

인텔은 선폭은 공정 노드만을 나타내지 만 공정의 품질을 측정하기 위해 게이트 피치, 핀 Pitc 핀 피치, 핀 피치 최소 금속 피치 및 로직 셀 높이 로직 셀 높이의 매개 변수가 더 의미가 있다고 말했다. 동시에 인텔의 프로세서 아키텍처 및 통합 부서 책임자이자 선임 학자 인 Mark Bohr는 트랜지스터 밀도 트랜지스터 밀도를 사용하여 반도체 프로세스 수준을 측정 할 것을 제안하고 다음 공식을 제안했습니다.


하지만 계산 과정이 매우 번거롭기 때문에 전문가에게 맡기고 결과 만보고

예를 들어, 작년 9 월 인텔이 개최 한 기술 및 제조의 날에 3 개의 10nm 공정 관련 기술 매개 변수를 사전에 발표했습니다. 인텔의 10nm 조명과 같은 핵심 기술 지표에서 인텔이 나머지 2 개를 능가하는 것을 확인했습니다. 인 그레이 빙 기술로 생성 된 게이트는 간격이 더 짧습니다 (인텔이 발표 한 것은 선폭이 아니라 간격 비교이므로 더 의미가 있습니다). 따라서 트랜지스터 밀도는 TSMC 및 삼성의 거의 두 배에 달하며, 낮은 로직 셀 높이의 미세한 전통을 유지하면서 평방 밀리미터 당 1 억 개의 트랜지스터에 도달하며 3D 스택에서 더 많은 이점을 제공합니다.

Semiwiki는 최근 삼성의 10nm, 8nm 및 7nm 공정 트랜지스터 밀도에 대해 보도했으며, 10 / 8 / 7nm 공정의 트랜지스터 밀도는 각각 55.10 / 64.4 / 101.23 MTr / mm 2입니다 . 삼성의 7 나노 공정은 트랜지스터 밀도면에서 인텔의 10 나노를 거의 따라 잡지 못하고있는 것을 알 수 있는데 누가 속임수를 쓰고 있는지 모르십니까?

공예의 한계는 어디입니까?

공정이 20nm보다 낮 으면 이산화 규소 절연 층이 너무 얇고 원자가 몇 개 밖에 없기 때문에이 때 트랜지스터가 매우 불안정하여 전자가 원하는대로 장벽을 통과하게됩니다. 누설로 인한 칩 전력 소비 증가. 그러나 이것은 여전히 ​​작은 문제입니다. 인텔은 높은 유전 상수 필름 및 금속 게이트 집적 회로뿐만 아니라 친숙한 FinFET 핀 전계 효과 트랜지스터 구조를 생산하여 절연 층의 표면적을 증가시켜 커패시턴스 값을 증가시킵니다. 누설 전류 문제를 줄이기 위해. 동시에 7nm 선폭을 생산하기 위해 업계의 합의는 EUV 극 자외선을 리소그래피 광원으로 사용하는 것입니다. 여전히 많은 문제이므로 EUV 리소그래피 기술은 아직 완전히 성숙하지 않았습니다.


Intel 22nm FinFET 구조

공정이 7nm로 진행되면서 반도체 업체들은 실리콘 기반 반도체에서 트랜지스터의 선폭이 7nm로 떨어졌고 피할 수없는 문제, 즉 잘 알려진 양자 터널링 효과가 발생했기 때문에 더욱 불확실 해졌다.

고전 물리학에서 거시적 입자의 에너지가 장벽의 높이보다 작 으면 입자가 장벽을 통과하는 것이 불가능하지만, 미세한 입자의 경우 이때 파동 이중성, 그리고 마법의 양자가 있습니다. 효과가 나타나더라도 에너지가 장벽의 높이보다 낮 으면 장벽이 무너질 가능성이 있습니다.

이것은 전자 통과 여부, 모니터링 여부에 관계없이 논리 게이트가 0 또는 1을 출력해야하는 큰 문제를 야기 할 것이며, 답을 알 수 없으면 CPU가 제대로 작동하지 않을 것이므로이 문제가 발생하지 않도록해야합니다. .


미세한 입자가 잠재적 장벽을 가로 지르고 입자의 에너지는 통과 전후에 변하지 않지만 양자 진폭은 감소합니다.

인텔, TSMC, 삼성 및 기타 선도적 인 반도체 제조 회사는 모두이 문제에 대해 연구를 수행했으며 양자 터널링 발생을 방지하기위한 몇 가지 조치가 여전히 남아 있습니다. 실리콘 기반 반도체의 경우 인텔은 공정 한계가 5nm 또는 3nm 일 것으로 예상합니다. 삼성은 향후 8 / 7 / 6 / 5 / 4nm LPP 공정을 갖게 될 것이며, 멀티 브리지 채널 FET 구조 (줄여서 MBCFET, 다중 채널 필드), 4nm 효과 튜브), 고유 한 GAAFET (Logic Gate Surrounding Field Effect Transistor) 기술, 물리적 확장 및 FinFET 아키텍처의 한계를 극복하기 위해 2 차원 나노 칩을 사용합니다.

anandtech가 요약 한 글로벌 반도체 기업의 프로세스 로드맵

3nm 이하 공정에 대한 언론 보도는 실리콘 산화물이 아니라 그래 핀 및 기타 새로운 복합 반도체 재료를 기반으로하며, 모두 단시간에 대량 생산할 수없는 실험실 기술 혁신입니다. 그러나 저 공정 트랜지스터를 만들기 위해 실리콘을 대체 할 새로운 재료를 찾는 것이 효과적인 솔루션 중 하나입니다.


Lawrence Berkeley National Laboratory 1nm 트랜지스터는 탄소 나노 튜브로 만들어졌습니다.

나노 공정 기술의 가상과 현실

전체 텍스트를 읽으면 현재 반도체 제조 공정의 소위 10nm 및 7nm가 원래 범주에서 벗어 났으며 더 이상 엄격한 선폭이 아닙니다. 16nm "최적화"는 12nm라고 할 수 있습니다. , 10nm "최적화"는 8nm라고도합니다. 무어의 법칙을지지하는 인텔은 당연히 화가 났으며 삼성과 TSMC의 "디지털 미화"행동을 반복해서 비판했습니다. 사실 트랜지스터 밀도 매개 변수의 관점에서 보면 삼성의 7nm≈Intel 10nm이므로 Intel의 10nm 난산도 변명 할 수있는 것 같습니다. 공정의 진실과 허구를 이해하지 못하기 때문에 제조업체의 일방적 인 말을 믿습니다. . 인텔의 제조 공정 기술은 실제로 그다지 견딜 수없는 것이 아니며 여전히 세계 최고의 위치에 있습니다.


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