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링크 https://www.tomshardware.com/news/quad-l...the-future

수정됨_ktQ5oDkN9YJ3i2GD4ZMiLW-970-80.png.jpg

 

IME(Institute of Microeletronics)가 최대 4층의 반도체를 적층하는 기술을 개발했습니다.

 

첫번째 레이어와 두번째 레이어를 향한 면을 갖고 있고, 두번째 레이어는 세번째 레이어의 뒤쪽과 붙으며, 네번째 레이어는 다시 세번째 레이어와 맞닿습니다.(첫번째 사진)

 

그리고 특별하게 설계된 경로를 따라 에칭하고 레이어에 구멍을 내 데이터가 오가는 TSV를 만듭니다. 

 

이렇게 하면 한정된 공간에 제한된 미세 공정으로 더 많은 트랜지스터를 넣을 수 있으나, 4층 씩이나 되는 반도체의 발열을 어떻게 해결할지가 관건이겠네요.

https://www.tomshardware.com/news/quad-layer-3d-stacking-technology-enables-chips-of-the-future


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